Moore Yasası yavaşladı ama tamamen bitmedi

1998 ile 2010 yılları arasında yarı iletkenlerde mantıksal yoğunluk her yıl yaklaşık yüzde 50 artış gösterirken 2010 sonrasında bu artışın belirgin şekilde yavaşladığı görülüyor. Günümüzde sektör, doğrusal bir ölçekleme dönemine girmiş durumda. Bu da klasik anlamda küçülmenin artık eskisi kadar hızlı ilerlemediği anlamına geliyor.

Buna rağmen performans ihtiyacı artmaya devam ediyor. Özellikle yapay zeka ve yüksek performanslı hesaplama (HPC) çözümleri, daha yoğun ve güçlü çiplere olan talebi artırıyor. Bu noktada 2.5D ve 3D paketleme teknolojileri ile chiplet mimarileri, maliyet ve ölçeklenebilirlik açısından kritik rol üstleniyor. Ancak bu çözümler de güç tüketimi, ısı yönetimi ve maliyet gibi sınırlamalarla karşı karşıya.

2nm altı süreçler

TSMC’nin A16, A14, A13, A12 ve Intel’in 14A gibi süreçlerle bu alanda ilerlemesi bekleniyor. Nanosheet tabanlı son süreç teknolojisinin ise 2031 civarında A10 (yaklaşık 1nm sınıfı) olması öngörülüyor

1nm altı için CFET geliyor

IMEC’e göre ilk CFET tabanlı süreç 2034 yılında ortaya çıkacak ve bu, aynı zamanda ilk 1nm altı üretim teknolojisi olacak.

Bunu takip eden süreçler ise şöyle sıralanıyor:

0.7nm (A7) - 2034

0.5nm (A5) - 2036

0.3nm (A3) - 2040

Bu teknolojilerin olgunlaşmasıyla birlikte CMOS devrelerde transistor yoğunluğunun yüzde 80’e kadar artabileceği belirtiliyor.

2 angstrom ve ötesi

Bu teknolojinin ilk olarak 2043 yılında 0.2nm (A2) seviyesinde kullanılması, ardından 2046 yılında 0.2nm altı (<0.2nm) süreçlerin geliştirilmesi bekleniyor.

Ayrıca Bkz.Micron CEO'su uyardı: "Yapay zekâ daha yolun başında ve kriz büyüyor"

Sadece transistörler değil, çip içi bağlantılar da büyük bir dönüşüm geçiriyor. Günümüzde kullanılan bakır tabanlı bağlantı teknolojileri, 2028’e kadar gelişimini sürdürecek. Ancak 1nm ve altı süreçlerde rutenyum (Ru) gibi alternatif malzemeler devreye girecek.

Daha ileri aşamalarda ise platin-kobalt oksit (PtCoO₂) gibi düşük dirençli yeni nesil materyaller kullanılacak. Bu sayede bağlantı aralıkları 16nm’den 12nm seviyesine kadar düşürülebilecek.

“1nm” gibi süreç adları, Moore Yasası’ndaki klasik “her nesilde 2 kat yoğunluk” kuralını artık birebir yansıtmıyor. Süreçlerde yoğunluk artışı metal pitch’in 24-26 nm’den 12-16 nm seviyelerine düşmesiyle teorik olarak ~3.2 kat kazanım sağlıyor. Toplamda 10-12 kata varan artış ise ancak CFET gibi 3D istifleme ve DTCO (Design Technology Co-Optimization) gibi ileri tasarım teknikleriyle mümkün oluyor. Bu nedenle “nm” değerleri, fiziksel ölçüden ziyade nesil ve teknoloji sınıfını ifade eden, daha çok pazarlama odaklı adlandırma olarak görülmeli.